Старший инженер по FPGA-прототипированию ASIC

Создание прошивок для FPGA Xilinx для прототипирования SoC. Адаптация блоков для ASIC, написанных на Verilog/SystemVerilog или представленных в netlist... Знание синтезируемого подмножества SystemVerilog. Применение конструкций языка для сокращения времени разработки и минимизации количества ошибок. Статический анализ кода с использованием...